第4章 时序逻辑设计（让电路记住状态）
一、导读
4.1 本章学习目标
理解时序逻辑与组合逻辑的本质区别：时序逻辑的输出取决于当前输入和历史状态
掌握锁存器（Latch）的工作原理，包括SR锁存器和D锁存器
深入理解触发器（Flip-Flop）的工作机制，特别是D触发器的边沿触发特性
了解寄存器和寄存器文件的结构与功能
掌握有限状态机（Finite State Machine，FSM）的设计方法，包括Moore型和Mealy型
学会绘制状态转移图和状态转移表
理解时序约束（建立时间、保持时间）的概念及其对电路设计的意义
了解时钟偏移（Clock Skew）对时序逻辑的影响
4.2 为什么本章如此重要
时序逻辑是数字系统中实现"记忆"和"控制"功能的核心技术。如果说组合逻辑是数字系统的"肌肉"（执行运算），那么时序逻辑就是数字系统的"大脑"（存储状态、做出决策）。没有时序逻辑，电路就无法记住之前的操作结果，无法按照预定的顺序执行任务，也就无法构建出任何有意义的计算系统。
触发器和寄存器构成了计算机中所有存储结构的基础——从CPU内部的寄存器文件到缓存，从程序计数器到指令寄存器，都离不开时序逻辑元件。有限状态机则是控制器设计的标准方法——从简单的交通灯控制到复杂的处理器控制单元，FSM无处不在。
更重要的是，时序逻辑引入了"时间"这一维度。时钟信号（Clock）成为同步数字系统的脉搏，所有状态变化都在时钟的节律下有序进行。理解时序约束——建立时间（Setup Time）和保持时间（Hold Time）——是设计可靠数字系统的关键。时序问题的调试远比功能错误困难，因为它们往往只在特定的工作条件下才会出现。
4.3 核心问题引导
锁存器和触发器的根本区别是什么？为什么现代设计更倾向于使用触发器？
什么是边沿触发？上升沿触发和下降沿触发有什么区别？
建立时间和保持时间的物理含义是什么？违反这些约束会导致什么后果？
Moore型状态机和Mealy型状态机有什么区别？各自适用于什么场景？
如何从问题描述出发，系统地设计一个有限状态机？
什么是时钟偏移（Clock Skew）？它对时序电路有什么影响？
寄存器文件如何在CPU中实现快速的数据存取？
二、核心概念详解
4.1 锁存器
锁存器（Latch）是最基本的存储元件，能够存储一位二进制信息。SR锁存器（Set-Reset Latch）由两个交叉耦合的NOR门（或NAND门）构成。当S=1、R=0时，输出Q被置为1（Set）；当S=0、R=1时，Q被复位为0（Reset）；当S=0、R=0时，锁存器保持之前的状态（Memory）；S=1、R=1是禁止状态，应该避免。
SR锁存器的问题是输入信号直接控制输出，无法与系统时钟同步。D锁存器（Data Latch）在SR锁存器的基础上增加了控制信号（使能Enable）。当Enable=1时，输出跟随输入D变化（Transparent模式）；当Enable=0时，输出保持在Enable下降沿时刻的D值（Latch模式）。D锁存器通过内部逻辑确保了不会出现禁止状态。
锁存器的电平触发特性带来了一个严重问题：在Enable=1期间，输入的任何变化都会直接影响输出。这意味着锁存器对输入信号的稳定时间有严格要求，而且容易受到毛刺（Glitch）的干扰。在复杂的数字系统中，多个电平触发的锁存器之间可能出现时序竞争，导致不可预测的行为。
4.2 触发器
触发器（Flip-Flop）是边沿触发的存储元件，只在时钟信号的特定边沿（上升沿或下降沿）捕获输入数据。D触发器（D Flip-Flop）是最常用的触发器类型，它在时钟上升沿将输入D的值传送到输出Q，在其余时间保持状态不变。
D触发器通常由两个D锁存器级联构成（主从结构）。主锁存器在CLK=0时透明，从锁存器在CLK=1时透明。当时钟为0时，主锁存器捕获输入D，从锁存器保持；当时钟上升沿到来时，主锁存器锁存D的值，从锁存器开始透明，将主锁存器的值传递到输出。这种主从结构确保了输出只在时钟边沿变化一次，实现了边沿触发。
触发器相比锁存器有几个关键优势。首先，边沿触发使得时序分析更加简单和可靠——只需关注时钟边沿时刻的信号状态。其次，触发器对输入毛刺具有天然的免疫力，因为只有在时钟边沿时刻的输入值才会被捕获。最后，使用触发器的同步设计方法论更加成熟，EDA工具的支持也更加完善。
触发器的关键时序参数包括：建立时间（Setup Time，tsu）——时钟边沿之前输入必须稳定的最短时间；保持时间（Hold Time，th）——时钟边沿之后输入必须保持稳定的最短时间；时钟到输出延迟（Clock-to-Q Delay，tcq）——时钟边沿到输出变化的延迟。这些参数决定了时序电路能够工作的最高频率。
4.3 寄存器与寄存器文件
寄存器（Register）由多个D触发器并行组成，用于存储多位二进制数据。一个n位寄存器由n个D触发器构成，共享同一个时钟信号。在时钟上升沿，所有位同时更新。许多寄存器还包括复位（Reset）和使能（Enable）信号：复位信号将所有位清零，使能信号控制是否在当前时钟边沿更新数据。
寄存器文件（Register File）是一组可由控制器读写的寄存器集合，是CPU内部数据存储的核心结构。一个典型的寄存器文件包含32个32位寄存器（如RISC-V的RV32I），支持同时读取两个寄存器和写入一个寄存器。寄存器文件通常使用SRAM单元阵列实现，配备地址译码器和读写控制逻辑。
寄存器文件的读操作是组合逻辑——给定读地址，数据立即出现在输出端（经过译码器和MUX的延迟）。写操作是时序逻辑——在时钟边沿，写使能信号有效时，写数据被存入指定地址的寄存器。这种读组合、写时序的特性使得寄存器文件既快速又可靠。
4.4 有限状态机
有限状态机（Finite State Machine，FSM）是描述时序逻辑行为的数学模型。一个FSM由有限数量的状态、状态之间的转移规则、输入和输出组成。FSM可以用状态转移图（State Diagram）直观地表示，其中节点代表状态，有向边代表状态转移，边上标注转移条件和输出。
FSM分为两种基本类型。Moore型状态机的输出仅取决于当前状态，与输入无关。在状态转移图中，Moore型的输出标注在状态节点内。Moore型的优点是输出稳定，只在状态变化时改变；缺点是响应输入变化需要一个时钟周期的延迟。
Mealy型状态机的输出同时取决于当前状态和当前输入。在状态转移图中，Mealy型的输出标注在转移边上。Mealy型的优点是对输入响应更快（不需要等到下一个状态）；缺点是输入变化可能导致输出毛刺，因为输出随输入实时变化。
设计FSM的标准流程包括：（1）理解问题需求，确定输入和输出；（2）绘制状态转移图，定义状态和转移规则；（3）编写状态转移表；（4）进行状态编码（State Encoding），为每个状态分配二进制编码；（5）用卡诺图或代数方法推导触发器输入和输出的逻辑表达式；（6）画出逻辑电路图。
状态编码的选择对电路复杂度有显著影响。二进制编码使用最少的触发器（n个触发器表示最多2^n个状态），但相邻状态的编码可能相差多位。格雷码编码确保相邻状态的编码只有一位不同，可以减少状态转移时的组合逻辑。独热编码（One-Hot Encoding）使用n个触发器表示n个状态，每个状态只有一个触发器为1，虽然使用了更多触发器，但状态译码逻辑更简单，在FPGA设计中常被采用。
三、深入分析与讨论
5.1 时序约束与时钟频率
同步时序电路的正确工作依赖于严格的时序约束。对于每个触发器，数据必须在时钟边沿之前至少tsu时间就稳定下来（建立时间约束），并且在时钟边沿之后至少保持th时间不变（保持时间约束）。如果违反这些约束，触发器可能进入亚稳态（Metastability），输出在0和1之间振荡不确定，导致系统错误。
建立时间约束决定了时钟周期的下限，从而决定了最高时钟频率。信号从触发器Q端出发，经过组合逻辑的延迟tpd，到达下一个触发器的D端。为了满足建立时间：Tclk ≥ tcq + tpd + tsu。因此，最高时钟频率fmax = 1/Tclk = 1/(tcq + tpd + tsu)。组合逻辑的延迟tpd是限制时钟频率的主要因素，这也是为什么逻辑优化对提高性能如此重要。
保持时间约束则要求信号不能在时钟边沿后变化太快：tcq + tcd ≥ th，其中tcd是组合逻辑的最小延迟（污染延迟）。如果组合逻辑的延迟太小（例如直接用导线连接两个触发器），可能违反保持时间约束。解决方法是在路径上插入缓冲器（Buffer）增加延迟。保持时间约束与时钟频率无关，即使降低时钟频率也不能解决保持时间违规。
5.2 时钟偏移与同步设计挑战
时钟偏移（Clock Skew）是指时钟信号到达不同触发器的时间不一致。理想情况下，时钟信号应该同时到达所有触发器，但实际上由于布线长度不同、负载不同等因素，时钟信号存在传播延迟差异。
时钟偏移对时序有双重影响。对于建立时间，时钟偏移使得有效时钟周期缩短：Tclk ≥ tcq + tpd + tsu + tskew（tskew为时钟偏移）。对于保持时间，时钟偏移可能使情况恶化或改善，取决于偏移的方向。在高速设计中，时钟偏移是限制性能的重要因素之一。
为了减小时钟偏移，现代芯片采用时钟树（Clock Tree）结构，通过缓冲器网络确保时钟信号均匀分布到所有触发器。更先进的设计使用时钟网格（Clock Grid）或谐振时钟网络（Resonant Clock Network）来进一步改善时钟分布的均匀性。
四、实践案例
4.1 案例一：交通灯控制器的FSM设计
设计一个十字路口交通灯控制器。主干道和支路各有一组红、黄、绿灯。控制规则如下：主干道绿灯亮30秒后，黄灯亮5秒，然后切换到支路绿灯亮20秒，黄灯亮5秒，再切换回主干道，如此循环。
首先定义状态：S0（主干道绿灯）、S1（主干道黄灯）、S2（支路绿灯）、S3（支路黄灯）。使用定时器产生状态转移条件。状态转移图为：S0 → S1（30秒到）→ S2（5秒到）→ S3（20秒到）→ S0（5秒到），循环往复。
这是一个Moore型状态机，因为输出（灯的颜色）仅取决于当前状态。状态编码可以采用二进制编码（2个触发器）或独热编码（4个触发器）。使用二进制编码时，需要推导触发器输入方程和输出方程。输出逻辑直接由状态编码决定：S0时主干道绿支路红，S1时主干道黄支路红，S2时主干道红支路绿，S3时主干道红支路黄。
4.2 案例二：序列检测器的设计
设计一个Mealy型序列检测器，检测输入序列中是否出现"1101"模式。当检测到完整的"1101"时，输出Z=1，否则Z=0。输入为串行二进制序列X。
定义状态：S0（初始/等待第一个1）、S1（收到"1"）、S2（收到"11"）、S3（收到"110"）。当在S3状态下收到1时，输出Z=1并返回S1（因为"1101"的最后"1"可能是下一个"1101"的开头）。
状态转移表：
- S0: X=0→S0(Z=0), X=1→S1(Z=0)
- S1: X=0→S0(Z=0), X=1→S2(Z=0)
- S2: X=0→S3(Z=0), X=1→S2(Z=0)
- S3: X=0→S0(Z=0), X=1→S1(Z=1)
由于是Mealy型，输出标注在转移边上。这个设计需要2个触发器（4个状态），组合逻辑根据当前状态和输入产生下一状态和输出。
五、常见误区与注意事项
5.1 误区一：混淆锁存器和触发器的行为
锁存器是电平触发的，在使能信号有效期间输出随输入变化；触发器是边沿触发的，只在时钟边沿捕获输入。在同步设计中应优先使用触发器，因为锁存器的时序分析更加复杂，且容易引入时序问题。许多FPGA架构不支持锁存器，综合工具会自动将锁存器转换为触发器等价电路。
5.2 误区二：忽视亚稳态的危害
当建立时间或保持时间约束被违反时，触发器可能进入亚稳态，输出在0和1之间不确定地振荡。亚稳态可能在一段时间后自行解决（恢复到0或1），但解决时间不可预测。如果亚稳态传播到后续逻辑，可能导致系统功能错误。在跨时钟域设计中，亚稳态问题尤为突出，需要使用同步器（Synchronizer，通常是两级触发器级联）来降低亚稳态传播的概率。
5.3 误区三：Moore型和Mealy型选择不当
Moore型输出稳定但响应慢（多一个周期延迟），Mealy型响应快但输出可能有毛刺。在需要输出稳定的场合（如控制信号），优先选择Moore型；在需要快速响应的场合（如数据通路），可以选择Mealy型。有时也可以混合使用——状态机内部使用Mealy型以获得快速响应，最终输出通过一个触发器寄存以获得稳定输出。
5.4 误区四：状态编码不考虑实际约束
状态编码的选择直接影响组合逻辑的复杂度。简单的二进制编码可能不是最优选择。例如，如果状态转移图中许多转移发生在相邻状态之间，使用格雷码可以减少每次转移时变化的位数，从而简化组合逻辑。在FPGA设计中，独热编码虽然使用更多触发器，但状态译码只需要检查单个触发器的值，逻辑更简单，速度更快。
5.5 误区五：认为降低时钟频率可以解决所有时序问题
降低时钟频率可以缓解建立时间违规（因为时钟周期变长了），但对保持时间违规无效。保持时间约束取决于器件本身的物理特性（tcq和th），与时钟频率无关。如果存在保持时间违规，必须在数据路径上插入延迟（如缓冲器）来解决。
六、本章小结
本章深入讲解了时序逻辑电路的设计原理。我们从最基本的存储元件——锁存器和触发器——出发，理解了电平触发和边沿触发的区别，掌握了建立时间和保持时间等关键时序约束。寄存器作为多位存储单元，是CPU内部数据暂存的基础。有限状态机提供了描述和设计时序逻辑的系统化方法，Moore型和Mealy型各有其适用场景。时序逻辑是数字系统中实现控制和存储功能的核心技术，为后续学习处理器设计和硬件描述语言奠定了不可或缺的基础。
七、思考题与练习
画出由两个NOR门构成的SR锁存器的电路图，推导其特征方程，并解释为什么S=R=1是禁止状态。
说明D触发器的主从结构是如何实现边沿触发的。画出内部电路图并分析工作原理。
一个触发器的参数为：tsu = 0.2ns，th = 0.1ns，tcq = 0.3ns。组合逻辑的最大延迟为2ns，最小延迟为0.5ns。计算最高时钟频率，并判断是否存在保持时间违规。
设计一个Moore型FSM，实现一个2位二进制计数器，计数序列为00→01→10→11→00→...。画出状态转移图，进行状态编码，推导触发器输入方程。
设计一个Mealy型序列检测器，检测输入序列中的"1010"模式（允许重叠检测）。画出状态转移图并编写状态转移表。
比较二进制编码、格雷码编码和独热编码在状态机设计中的优缺点。对于一个有8个状态的FSM，每种编码需要多少个触发器？
解释时钟偏移产生的原因，并说明时钟树技术如何减小时钟偏移。
设计一个自动售货机的控制逻辑：接受1元和5角硬币，商品价格1.5元。投币不足时显示已投金额，投币足够时自动出货并找零。画出完整的FSM。